<div>Thanks for all replies!</div>
<div>Ron,  I also flunked :-). I think i should read Intel manual again and again, </div>
<div><br><br> </div>
<div><span class="gmail_quote">On 10/27/06, <b class="gmail_sendername">ron minnich</b> <<a href="mailto:rminnich@gmail.com">rminnich@gmail.com</a>> wrote:</span>
<blockquote class="gmail_quote" style="PADDING-LEFT: 1ex; MARGIN: 0px 0px 0px 0.8ex; BORDER-LEFT: #ccc 1px solid"><br><br>
<div><span class="q"><span class="gmail_quote">On 10/26/06, <b class="gmail_sendername">Tom Sylla</b> <<a onclick="return top.js.OpenExtLink(window,event,this)" href="mailto:tsylla@gmail.com" target="_blank">tsylla@gmail.com
</a>> wrote:</span> 
<blockquote class="gmail_quote" style="PADDING-LEFT: 1ex; MARGIN: 0pt 0pt 0pt 0.8ex; BORDER-LEFT: rgb(204,204,204) 1px solid">Please refer to Chapter 10 "Memory Cache Control" in the Intel manual<br>you mentioned. Find the Table called "Cache Operating Modes" (Table
<br>10-5 in current version). The way it works is described well in that <br>table. For CD=1, "Read hits access the cache; read misses do not cause<br>replacement." and "Write hits update the cache". So that means
<br>anything that is a "hit" acts just like RAM. Nothing too fancy. You <br>just have to make sure that the area you want to "hit" gets pre-loaded<br>before you turn the cache back off again.</blockquote>
</span>
<div><br><br>Thanks  tom!<br>this is the 'can you read carefully' test that I flunked. It is obvious once you read it, except I missed it for<br>5 years :-) Once Eswar pointed it out it was obvious.<br><br>ron<br> </div>
<br> </div><br></blockquote></div><br>