<div dir="ltr"><br><br><div class="gmail_quote">On Sun, Jul 20, 2008 at 11:52 AM, Steve Casselman <<a href="mailto:sc@drccomputer.com">sc@drccomputer.com</a>> wrote:<br><blockquote class="gmail_quote" style="border-left: 1px solid rgb(204, 204, 204); margin: 0pt 0pt 0pt 0.8ex; padding-left: 1ex;">
<div><div style="font-family: Courier New,courier,monaco,monospace,sans-serif; font-size: 12pt;"><div style="font-family: Courier New,courier,monaco,monospace,sans-serif; font-size: 12pt;">Credits represent the number of buffers available. There are 7 types of buffers in the Opteron used for the HT subsystem. Each HT link's transmitter sends the receiver on the other side the number of credits (buffers) that are available. If the chip is something like a south bridge then it has a fixed number of credits (buffers) and it sends them to the Opteron.  The Opteron has a pool of buffers that can be shared among the three HT links it has. </div>
</div></div></blockquote><div>Steve,<br><br>This was what I was looking for.  Since the CK804 uses fewer than the default number of credits, I was wondering if a coprocessor could take the "extras" for the link it was on.<br>
<br>Thanks,<br>Myles<br> <br></div><blockquote class="gmail_quote" style="border-left: 1px solid rgb(204, 204, 204); margin: 0pt 0pt 0pt 0.8ex; padding-left: 1ex;"><div><div style="font-family: Courier New,courier,monaco,monospace,sans-serif; font-size: 12pt;">
<div style="font-family: Courier New,courier,monaco,monospace,sans-serif; font-size: 12pt;">Their use is mostly in high speed data transfer where you want more data buffers on one port than on another.<br><br>As to the CK804 I'm thinking that Dr Lu double checked those settings in the Nvidia data sheet.<br>
<br>The total number of buffers
 allocated in your BIOS should be checked against the information below.<br><br>Steve<br><div style="font-family: times new roman,new york,times,serif; font-size: 12pt;"><div style="font-family: Courier New,courier,monaco,monospace,sans-serif; font-size: 12pt;">
PS You can see these buffer numbers you have to be root..<br>lspci -s 0:18.0 -xxx<br><br>pcitweak -r 0:18:0 0x90 (reads LDT0 buffer counts)<br><br><br>From the BIOS and Kernel guide...<div class="Ih2E3d"><br><br>4.3.15 LDTi Buffer Count Registers<br>
<br><br></div>LDT0, LDT1, LDT2 Buffer Count Registers Function 0: Offset 90h, B0h, D0h<br><br>Request Buffer Count (Req)—Bits 3–0. <br>Posted Request Buffer Count (PReq)—Bits 7–4. <br>Response Buffer Count (Rsp)—Bits 11–8. <br>
Probe Buffer Count (Probe)—Bits 15–12. <br>Request Data Buffer Count (ReqD)—Bits 18–16. <br>Posted Request Data Buffer Count (PReqD)—Bits 22–20.
 <br>Response Data Buffer Count (RspD)—Bits 26–24. <br><br><br><br>4.6.10 XBAR Flow Control Buffers<br><br>Table 28. XBAR Input Buffers<br><br>Link                      Number of           Number
 of<br>                          Command Buffers     Data Buffers<br><br>HT Link  0-2                       16 x 3        8 x 3<br>SRI                                   10            5<br>MCT                                   12           
 8<br>Total                                  70           37<br><br>XBAR command and data buffers are independent. There are 70 command buffers available, but a maximum of 64 can be used at any given time. Number of used data buffers is not restricted. The default allocation of command buffers when all HyperTransport links are present is shown in Table 29.<br>
<br><div style="font-size: 12pt;">Default Command XBAR Buffers<br><br> Link                      Number of           <br>
                           Command Buffers     <br><br> HT Link 0-2                       15 x 3      <br> SRI                                    8      <br> MCT                                   11      <br>
 Total                                 64<br><br>    <br><br><br><a rel="nofollow" href="http://www.coreboot.org/mailman/listinfo/coreboot" target="_blank"></a><br></div></div></div></div></div></div></blockquote></div><br>
</div>