<div class="gmail_quote">On Fri, Feb 6, 2009 at 6:26 PM, Peter Stuge <span dir="ltr"><<a href="mailto:peter@stuge.se">peter@stuge.se</a>></span> wrote:<br><blockquote class="gmail_quote" style="border-left: 1px solid rgb(204, 204, 204); margin: 0pt 0pt 0pt 0.8ex; padding-left: 1ex;">
<div><div></div><div class="Wj3C7c">Marc Jones wrote:<br>
> Setup the MTRRs in stage1 so that memory and cache are available throughout<br>
> stage2. This fixes problems with VGA graphics ROMs access to 0xA0000-0xBFFFF.<br>
> It also sets all system memory to WriteBack cached and sets the ROM<br>
> area to cached.<br>
><br>
> Signed-off-by: Marc Jones <<a href="mailto:marcj303@gmail.com">marcj303@gmail.com</a>><br>
<br>
</div></div>Acked-by: Peter Stuge <<a href="mailto:peter@stuge.se">peter@stuge.se</a>></blockquote><div><br><blockquote style="border-left: 1px solid rgb(204, 204, 204); margin: 0pt 0pt 0pt 0.8ex; padding-left: 1ex;" class="gmail_quote">
+    /* System ROM (Assume 1MB) */<br>+    stage1_set_var_mtrr(1, 0xFFF00000, 0x00100000, MTRR_TYPE_WRTHROUGH);<br></blockquote><br>Can we do CONFIG_COREBOOT_ROM_SIZE_KB << 10 instead? Otherwise we'll have breakage with any rom >1MB.<br>
<br>Thanks,<br>Corey<br></div></div>