<div class="gmail_quote">On Fri, Apr 3, 2009 at 8:21 PM, Carl-Daniel Hailfinger <span dir="ltr"><<a href="mailto:c-d.hailfinger.devel.2006@gmx.net">c-d.hailfinger.devel.2006@gmx.net</a>></span> wrote:<br><blockquote class="gmail_quote" style="border-left: 1px solid rgb(204, 204, 204); margin: 0pt 0pt 0pt 0.8ex; padding-left: 1ex;">
<div class="im">On 04.04.2009 01:06, Joseph Smith wrote:<br>
><br>
> On Sat, 04 Apr 2009 00:26:19 +0200, Carl-Daniel Hailfinger<br>
> <<a href="mailto:c-d.hailfinger.devel.2006@gmx.net">c-d.hailfinger.devel.2006@gmx.net</a>> wrote:<br>
><br>
</div>>> [ROMCC->CAR]<br>
<div class="im">>> Great. Will a bad reflash hurt you?<br>
>><br>
>><br>
> No, as long as it doesn't blow the thing up :-0<br>
><br>
<br>
</div>Heh. That won't happen unless an endless loop is too much for your<br>
cooling setup.<br>
<div class="im"><br>
<br>
>> What you need to try this one out:<br>
>> - a POST card or another way to fetch POST codes.<br>
>> - tell me whether POST works by default or you need special setup.<br>
>> - a will to try out v3 with some patches.<br>
>><br>
> Ok, I have a PCI/Parallel Post Card. The RM4100 doesn't have eithor, the<br>
> IP1000 does have a PCI slot so we can use that for testing.<br>
><br>
<br>
</div>Good. Can you verify that the PCI POST card works?<br>
<div class="im"><br>
>> The idea is to test the v3 intel CAR code which has not been on real<br>
>> hardware yet, but it is a much cleaner and more readable implementation<br>
>> compared to v2. I'm hoping we don't need chipset specific stuff for POST<br>
>> to work.<br>
>><br>
> Not sure, serial output works fine.<br>
><br>
<br>
</div>We'll debug very early code, before serial can be set up.<br>
<div class="im"><br>
>> I need info on the cache size of your processor, though. Unreliable CAR<br>
>> is not nearly as much fun as reliable CAR.<br>
>><br>
> 512k<br>
><br>
> <a href="http://processorfinder.intel.com/details.aspx?sSpec=SL68W" target="_blank">http://processorfinder.intel.com/details.aspx?sSpec=SL68W</a><br>
><br>
<br>
</div>Thanks. Can you find out L1 cache sizes as well? The spec page was not<br>
clear about that. And is the processor hyperthreading capable?<br>
<br>
I'll follow up with a patch on Wednesday or Thursday.</blockquote><div><br> All P2 & P3s should be 32k L1 cache, and between the p2s, p3s, and celerons based on them, they have 128, 256, or 512k of L2 cache (Xeons also had 1 or 2MB). I think if it runs on Joe's system, and can handle the different cache sizes, the different cores are similar enough that it might just work on the whole range. I have a few boards kicking around, 440BX and i810 alike, I can test stuff on if you need me to.<br>
<br>-Corey<br></div></div><br>