<br><br><div class="gmail_quote">On Fri, Apr 3, 2009 at 8:03 PM, Joseph Smith <span dir="ltr"><<a href="mailto:joe@settoplinux.org">joe@settoplinux.org</a>></span> wrote:<br><blockquote class="gmail_quote" style="border-left: 1px solid rgb(204, 204, 204); margin: 0pt 0pt 0pt 0.8ex; padding-left: 1ex;">
<div class="im"><br>
<br>
> <a href="http://download.intel.com/design/PentiumIII/datashts/27367305.pdf" target="_blank">http://download.intel.com/design/PentiumIII/datashts/27367305.pdf</a><br>
><br>
> It just says:<br>
>  On-die primary (L1) instruction and data caches<br>
>   4-way set associative, 32-byte line size, 1 line per sector<br>
>   16-Kbyte instruction cache and 16-Kbyte write-back data cache<br>
>   Cacheable range controlled by processor programmable registers<br>
>  On-die second level (L2) cache<br>
>   8-way set associative, 32-byte line size, 1 line per sector<br>
>   Operates at full core speed<br>
>   512-Kbyte ECC protected cache data array<br>
><br>
</div>Oh does that mean the L1 cache is 16K? That seems so small...<br>
</blockquote></div><br>4k should be enough<br><br>YH<br>