<div class="gmail_quote">2010/5/14 Keith Hui <span dir="ltr"><<a href="mailto:buurin@gmail.com">buurin@gmail.com</a>></span><br><blockquote class="gmail_quote" style="margin: 0pt 0pt 0pt 0.8ex; border-left: 1px solid rgb(204, 204, 204); padding-left: 1ex;">
The original patch was unclean as pork (didn't apply cleanly). Please<br>
use this one instead.<br>
<br>
Thanks Joseph.<br>
<br>
And edit your board's romstage similar to patch below:<br>
<br>
Index: src/mainboard/asus/p2b-ls/romstage.c<br>
===================================================================<br>
--- src/mainboard/asus/p2b-ls/romstage.c        (revision 5543)<br>
+++ src/mainboard/asus/p2b-ls/romstage.c        (working copy)<br>
@@ -33,7 +33,9 @@<br>
 #include "lib/debug.c"<br>
 #include "pc80/udelay_io.c"<br>
 #include "lib/delay.c"<br>
+#if CONFIG_ROMCC==1<br>
 #include "cpu/x86/mtrr/earlymtrr.c"<br>
+#endif<br>
 #include "cpu/x86/bist.h"<br>
 /* FIXME: The ASUS P2B-LS has a Winbond W83977EF, actually. */<br>
 #include "superio/winbond/w83977tf/w83977tf_early_serial.c"<br>
@@ -46,12 +48,20 @@<br>
 }<br>
<br>
 #include "northbridge/intel/i440bx/raminit.c"<br>
+#if CONFIG_DEBUG_RAM_SETUP<br>
 #include "northbridge/intel/i440bx/debug.c"<br>
+#endif<br>
<br>
-static void main(unsigned long bist)<br>
+#if CONFIG_ROMCC<br>
+static /* This is part of main() declaration below for romcc only. */<br>
+#endif<br>
+<br>
+void main(unsigned long bist)<br>
 {<br>
+#if CONFIG_ROMCC<br>
        if (bist == 0)<br>
                early_mtrr_init();<br>
+#endif<br>
<br>
        /* FIXME: The ASUS P2B-LS has a Winbond W83977EF, actually. */<br>
        w83977tf_enable_serial(SERIAL_DEV, CONFIG_TTYS0_BASE);<br>
@@ -63,10 +73,14 @@<br>
        i82371eb_enable_rom(PCI_DEV(0, 4, 0)); /* ISA bridge at 00:04.0. */<br>
<br>
        enable_smbus();<br>
-       /* dump_spd_registers(); */<br>
+#if CONFIG_DEBUG_RAM_SETUP<br>
+       dump_spd_registers();<br>
+#endif<br>
        sdram_set_registers();<br>
        sdram_set_spd_registers();<br>
        sdram_enable();<br>
-       /* ram_check(0, 640 * 1024); */<br>
+#if CONFIG_DEBUG_RAM_SETUP<br>
+       ram_check(0, 640 * 1024);<br>
+#endif<br>
<div><div></div><div class="h5"> }<br>
<br></div></div></blockquote><div><br>The only additional adjustment I had to make was in raminit.c:<br>
<br>
Index: src/northbridge/intel/i440bx/raminit.c<br>
===================================================================<br>
--- src/northbridge/intel/i440bx/raminit.c      (revision 5543)<br>
+++ src/northbridge/intel/i440bx/raminit.c      (working copy)<br>
@@ -947,7 +947,7 @@<br>
        set_dram_row_attributes();<br>
<br>
        /* TODO: Set SDRAMC. */<br>
-       pci_write_config16(NB, SDRAMC, 0x0010); /* SDRAMPWR=1: 4 DIMM 
config */<br>
+       pci_write_config16(NB, SDRAMC, 0x0000); /* SDRAMPWR=0: 3 DIMM 
config */<br>
<br>
        /* TODO */<br>
        set_dram_buffer_strength();<br> </div><blockquote class="gmail_quote" style="margin: 0pt 0pt 0pt 0.8ex; border-left: 1px solid rgb(204, 204, 204); padding-left: 1ex;"><div><div class="h5">
><br>
> This patch:<br>
> 1. Brings back L2 initialization from coreboot v1 for family 63x,65x<br>
> and 67x CPUs. Need someone with a Mendocino Celeron to see if the<br>
> entire 128k of L2 is still enabled.<br>
> 2. Split model_67x/65x and model_63x from model_6xx. model_67x also<br>
> serves model 65x because they share too much code. Also included are<br>
> Intel microcode for all CPUs in these families. There's just one file<br>
> for all microcodes in one family.<br>
> 3. In Slot 1 Makefile.inc, conditionally bring in sources in models<br>
> 63x/67x/6bx only when the proper config has been selected in Kconfig.<br>
> Also, only include cache_as_ram.inc if USE_DCACHE_RAM (ie. CAR) has<br>
> been selected.<br>
> 4. Remove USE_DCACHE_RAM from Slot 1 Kconfig. They should be in the<br>
> mainboards. Add CPU_INTEL_MODEL_6xX Kconfigs needed for (3) above.<br>
> 5. Blocked out some apparently unused #includes from model_6xx_init.c.<br>
> Once we're sure nothing really are using it, then remove them.<br>
><br>
> Bootlog with a PIII 600MHz can be found here:<br>
> <a href="http://coreboot.pastebin.com/PNUzJXZT" target="_blank">http://coreboot.pastebin.com/PNUzJXZT</a><br></div></div></blockquote><div> </div><div><br>Bootlog with a 450MHz P3: <a href="http://coreboot.pastebin.com/DAqztY9H">http://coreboot.pastebin.com/DAqztY9H</a><br>
<br>[    0.005829] CPU: L1 I cache: 16K, L1 D cache: 16K<br>[    0.005952] CPU: L2 cache: 512K<br><br> </div><blockquote class="gmail_quote" style="margin: 0pt 0pt 0pt 0.8ex; border-left: 1px solid rgb(204, 204, 204); padding-left: 1ex;">
<div><div class="h5">
><br>
> Have fun, bon appetit and cheers.<br>
><br>
<br>
Signed-off-by: Keith Hui <<a href="mailto:buurin@gmail.com">buurin@gmail.com</a>><br>
</div></div><br>--<br>
coreboot mailing list: <a href="mailto:coreboot@coreboot.org">coreboot@coreboot.org</a><br>
<a href="http://www.coreboot.org/mailman/listinfo/coreboot" target="_blank">http://www.coreboot.org/mailman/listinfo/coreboot</a><br></blockquote></div><br>