Stefan,<br><br>BIOS chip is not connected to CPU directly after reset!!<br><br>It is connected to the south bridge and it is on the PCI bus.<br><br>When CPU gets ready  to read from F000:FFF0, this request travels to BIOS chip.   <br>
<br><blockquote style="border-left: 1px solid rgb(204, 204, 204); margin: 0pt 0pt 0pt 0.8ex; padding-left: 1ex;" class="gmail_quote">> I mean the hardware immediately accesses BIOS chip after reset but at<br>
> some point all memory read/write cycles are claimed by 945 and memory<br>
> controller?<br>
> No, that assumption is not true.<br></blockquote>
<br>
If not so what happens? CPU does not have address/data buses directly attached to the BIOS chip. <br><br>Thank you to answer the questions.<br><br><br><div class="gmail_quote">On Wed, Jul 7, 2010 at 2:16 PM, Stefan Reinauer <span dir="ltr"><<a href="mailto:stefan.reinauer@coresystems.de">stefan.reinauer@coresystems.de</a>></span> wrote:<br>
<blockquote class="gmail_quote" style="border-left: 1px solid rgb(204, 204, 204); margin: 0pt 0pt 0pt 0.8ex; padding-left: 1ex;"><div class="im"> On 7/7/10 6:42 AM, ali hagigat wrote:<br>
> My chipset is Intel Core2Due/945/ICH7.<br>
><br>
> I have 3 questions.<br>
><br>
> First question:<br>
> I wonder how PCI memory read cycles can read an instruction from<br>
> F000:FFF0 right after reset which is the first instruction of BIOS.<br>
</div>x86 CPUs are designed like that. Go read the Intel®64 and IA-32<br>
Architectures Software Developer's Manuals:<br>
<a href="http://www.intel.com/products/processor/manuals/" target="_blank">http://www.intel.com/products/processor/manuals/</a><br>
<div class="im"><br>
> Does Coreboot writes into PCI configuration space of Device 31 of<br>
> ICH7-south bridge(LPC controller)? before initializing the<br>
> configuration space of Device 0 of 82945(which is memory controller)?<br>
</div>What do you mean by "initializing the configuration space of Device 0 of<br>
82945" ?<br>
<br>
Generally, a lot of work happens before RAM is initialized. Go read the<br>
source code for further details.<br>
<div class="im"><br>
> I mean the hardware immediately accesses BIOS chip after reset but at<br>
> some point all memory read/write cycles are claimed by 945 and memory<br>
> controller?<br>
</div>No, that assumption is not true.<br>
<div class="im"><br>
> Second question:<br>
> What is the code flow of Coreboot? Where does<br>
> it start? and how it contines?<br>
</div>It starts with the reset vector, which is in the "bootblock". That<br>
bootblock loads further modules.<br>
<div class="im"><br>
<br>
> Third question:<br>
> Inside src/mainboard/kontron/986lcd-<br>
> m/acpi we have some asl files.<br>
> What language they have been written in? Like superio.asl<br>
<br>
</div>The language is called ACPI Control Message Source Language (short:<br>
ASL). Go read <a href="http://www.acpi.info/DOWNLOADS/ACPIspec40a.pdf" target="_blank">http://www.acpi.info/DOWNLOADS/ACPIspec40a.pdf</a> and<br>
<a href="http://acpica.org/documentation/" target="_blank">http://acpica.org/documentation/</a><br>
<br>
<br>
Stefan<br>
<font color="#888888"><br>
--<br>
coreboot mailing list: <a href="mailto:coreboot@coreboot.org">coreboot@coreboot.org</a><br>
<a href="http://www.coreboot.org/mailman/listinfo/coreboot" target="_blank">http://www.coreboot.org/mailman/listinfo/coreboot</a><br>
</font></blockquote></div><br>