2010/10/6 Uwe Hermann <span dir="ltr"><<a href="mailto:uwe@hermann-uwe.de">uwe@hermann-uwe.de</a>></span><br><div class="gmail_quote"><blockquote class="gmail_quote" style="margin: 0pt 0pt 0pt 0.8ex; border-left: 1px solid rgb(204, 204, 204); padding-left: 1ex;">
See patch.<br></blockquote><div><br>Here is a fix for building on 32-bit platforms:<br><br>Index: src/northbridge/intel/i440bx/raminit.c<br>===================================================================<br>--- src/northbridge/intel/i440bx/raminit.c      (revision 5917)<br>
+++ src/northbridge/intel/i440bx/raminit.c      (working copy)<br>@@ -657,8 +657,8 @@<br> }<br><br> struct dimm_size {<br>-       unsigned long side1;<br>-       unsigned long side2;<br>+       uint32_t side1;<br>+       uint32_t side2;<br>
 };<br><br> static struct dimm_size spd_get_dimm_size(unsigned int device)<br> </div><blockquote class="gmail_quote" style="margin: 0pt 0pt 0pt 0.8ex; border-left: 1px solid rgb(204, 204, 204); padding-left: 1ex;">
<br>
Next steps will be:<br>
<br>
 - Remove .c file includes from 440BX board's romstage.c files.<br>
<br>
 - Add L2 cache support from Keith Hui, and split CPU models before<br>
   that, as needed by that patch.<br>
<br>
<br>
Uwe.<br>
<font color="#888888">--<br>
<a href="http://hermann-uwe.de" target="_blank">http://hermann-uwe.de</a>     | <a href="http://sigrok.org" target="_blank">http://sigrok.org</a><br>
<a href="http://randomprojects.org" target="_blank">http://randomprojects.org</a> | <a href="http://unmaintained-free-software.org" target="_blank">http://unmaintained-free-software.org</a><br>
</font><br>--<br>
coreboot mailing list: <a href="mailto:coreboot@coreboot.org">coreboot@coreboot.org</a><br>
<a href="http://www.coreboot.org/mailman/listinfo/coreboot" target="_blank">http://www.coreboot.org/mailman/listinfo/coreboot</a><br></blockquote></div><br>