<div>Hi</div><div><br></div><div>Parts of original patch are already in coreboot. This version made cache work in my board now. It might need work so it doesn't break others. Here is part of serial capture. Rest is attached</div>
<div><br></div><div><div>Initializing CPU #0</div><div>CPU: vendor Intel device 673</div><div>CPU: family 06, model 07, stepping 03</div><div>microcode_info: sig = 0x00000673 pf=0x00000001 rev = 0x00000000</div><div>microcode updated to revision: 0000000e from revision 00000000</div>
<div>Configuring L2 cache... rdmsr(IA32_PLATFORM_ID) = 0, 11020000</div><div>L2 Cache latency is 8</div><div>Sending 0 to set_l2_register4</div><div>L2 ECC Checking is enabled</div><div>L2 Physical Address Range is 4096M</div>
<div>Maximum cache mask is 20000</div><div>L2 Cache Mask is 4000</div><div>read_l2(2) = 8</div><div>write_l2(2) = 8</div><div>L2 Cache size is 512K</div><div>L2 Cache lines initialized</div></div><div><br></div><div><span class="Apple-style-span" style="font-family: arial, sans-serif; font-size: 10px; border-collapse: collapse; color: rgb(68, 68, 68); ">Signed-off-by: Jouni Mettälä <<a href="mailto:jtmettala@gmail.com">jtmettala@gmail.com</a>></span></div>