<div dir="ltr"><div>Hi Marc,<br><br></div><div>I think you are correct and that something is going wrong in romstage.c where "wants_reset = mcp55_early_setup_x()" which seems to execute that function in early_setup_car.c just before the warm reset however the code within this function is beyond my skill set and the only way I can see myself correcting this is if I cound find an older release of coreboot v4 (late 2010) as there are a number of posts in the mail archive of this board working correctly at that time. Do you of anyway to get this?<br>
<br></div><div>Cheers<br></div><div>Mark<br></div></div><div class="gmail_extra"><br><br><div class="gmail_quote">On Mon, Sep 16, 2013 at 4:21 AM, Marc Jones <span dir="ltr"><<a href="mailto:marcj303@gmail.com" target="_blank">marcj303@gmail.com</a>></span> wrote:<br>
<blockquote class="gmail_quote" style="margin:0 0 0 .8ex;border-left:1px #ccc solid;padding-left:1ex"><div class="HOEnZb"><div class="h5">On Tue, Sep 10, 2013 at 9:07 PM, Mark Mc <<a href="mailto:markymcd13@gmail.com">markymcd13@gmail.com</a>> wrote:<br>

> Thank you Kyösti, there was no need to change MAX_CPUS as I had selected<br>
> S2912 Fam10 (Thunder n3600R) so it is already set to 12 CPUS, I did change<br>
> what else you told me to so that I could get more output to the serial<br>
> console. I think I am getting closer to identifying the problem which is<br>
> that the MCP55 (Southbridge) needs a warm reset to continue after POST: 0x3a<br>
> however in this case it cannot I am currently studying the<br>
> /src/mainboard/tyan/s2912_fam10/romstage.c to try and identify what is going<br>
> wrong any suggestions are appreciated.<br>
><br>
> My coreboot log now looks like this:<br>
> -----------------------------------------------------------------------------------------------------------------------------------------<br>
><br>
> coreboot-4.0-4671-g25dd247 Mon Sep  9 23:54:49 BST 2013 starting...<br>
> BSP Family_Model: 00100f80<br>
> *sysinfo range: [000c4000,000c5fa0]<br>
> bsp_apicid = 00<br>
> cpu_init_detectedx = 00000000<br>
> microcode: rev id not found. Skipping microcode patch!<br>
> POST: 0x33<br>
> cpuSetAMDMSR  done<br>
> POST: 0x34<br>
> Enter amd_ht_init()<br>
> AMD_CB_ManualBUIDSwapList()<br>
> AMD_CB_EventNotify()<br>
>  event class: 05<br>
>  event: 2006<br>
>  data:  04  00  02  ff<br>
> Exit amd_ht_init()<br>
> POST: 0x35<br>
> cpuSetAMDPCI 00 done<br>
> Prep FID/VID Node:00<br>
>   F3x80: e600e681<br>
>   F3x84: 80e641e6<br>
>   F3xD4: c3310f27<br>
>   F3xD8: 03000215<br>
>   F3xDC: 00006428<br>
> POST: 0x36<br>
> core0 started:<br>
> start_other_cores()<br>
> init node: 00  cores: 05<br>
> Start other core - nodeid: 00  cores: 05<br>
> POST: 0x37<br>
> started ap apicid: * AP 01started<br>
> * AP 02started<br>
> * AP 03started<br>
> * AP 04started<br>
> * AP 05started<br>
><br>
> POST: 0x38<br>
><br>
> Begin FIDVID MSR 0xc0010071 0x38a400c4 0x38044c40<br>
> POST: 0x39<br>
> FIDVID on BSP, APIC_id: 00<br>
> BSP fid = 0<br>
> Wait for AP stage 1: ap_apicid = 1<br>
>     readback = 1000001<br>
>     common_fid(packed) = 0<br>
> Wait for AP stage 1: ap_apicid = 2<br>
>     readback = 2000001<br>
>     common_fid(packed) = 0<br>
> Wait for AP stage 1: ap_apicid = 3<br>
>     readback = 3000001<br>
>     common_fid(packed) = 0<br>
> Wait for AP stage 1: ap_apicid = 4<br>
>     readback = 4000001<br>
>     common_fid(packed) = 0<br>
> Wait for AP stage 1: ap_apicid = 5<br>
>     readback = 5000001<br>
>     common_fid(packed) = 0<br>
> common_fid = 0<br>
> POST: 0x3a<br>
> End FIDVIDMSR 0xc0010071 0x38a400c4 0x38044c40<br>
> mcp55_num:01<br>
> POST: 0x30<br>
><br>
><br>
><br>
> INIT detected from  --- { APICID = 00 NODEID = 00 COREID = 00} ---<br>
><br>
> Issuing SOFT_RESET...<br>
> ---------------------------------------------------------------------------------------------------------------------------------------------<br>
> Cheers<br>
> Mark<br>
><br>
<br>
</div></div>After the soft reset, it should got through romstage again, but skip<br>
the clock init (fid/vid) and then do the memory init. It might have a<br>
problem with detecting the warm reset.<br>
<br>
Marc<br>
<div class="HOEnZb"><div class="h5"><br>
<br>
<br>
<br>
><br>
><br>
> On Tue, Sep 10, 2013 at 4:54 AM, Kyösti Mälkki <<a href="mailto:kyosti.malkki@gmail.com">kyosti.malkki@gmail.com</a>><br>
> wrote:<br>
>><br>
>> On Tue, 2013-09-10 at 02:01 +0100, Mark Mc wrote:<br>
>> > Hi, I finally got coreboot compiled correctly and I am getting<br>
>> > somewhere as my console output shows:<br>
>> ><br>
>> > coreboot-4.0-4671-g25dd247 Mon Sep  9 23:54:49 BST 2013 starting...<br>
>> > BSP Family_Model: 00100f80<br>
>> > *sysinfo range: [000c4000,000c5fa0]<br>
>> > bsp_apicid = 00<br>
>> > cpu_init_detectedx = 00000000<br>
>> > microcode: rev id not found. Skipping microcode patch!<br>
>> > POST: 0x33<br>
>> > cpuSetAMDMSR  done<br>
>> > POST: 0x34<br>
>> > Enter amd_ht_init()<br>
>> > AMD_CB_ManualBUIDSwapList()<br>
>> > AMD_CB_EventNotify()<br>
>> >  event class: 05<br>
>> >  event: 2006<br>
>> >  data:  04  00  02  ff<br>
>> > Exit amd_ht_init()<br>
>> > POST: 0x35<br>
>> > cpuSetAMDPCI 00 done<br>
>> > Prep FID/VID Node:00<br>
>> >   F3x80: e600e681<br>
>> >   F3x84: 80e641e6<br>
>> >   F3xD4: c3310f27<br>
>> >   F3xD8: 03000215<br>
>> >   F3xDC: 00006428<br>
>> > POST: 0x36<br>
>> > core0 started:<br>
>> > start_other_cores()<br>
>> > init node: 00  cores: 05<br>
>> > Start other core - nodeid: 00  cores: 05<br>
>> > POST: 0x37<br>
>> > started ap apicid: * AP 01started<br>
>> > * AP 02started<br>
>> > * AP 03started<br>
>> > * AP 04started<br>
>> > * AP 05started<br>
>> ><br>
>><br>
>> > INIT detected from  --- { APICID = 00 NODEID = 00 COREID = 00} ---<br>
>> > Issuing SOFT_RESET...<br>
>> ><br>
>> ><br>
>> > However it just keeps looping like this, any guidance would be really<br>
>> > appreciated, so far I have tried booting with just 1 dimm (4GB),1 CPU<br>
>> > (opteron 2419) and no PCI-E cards, both stable and master seabios<br>
>> > payloads but so far absolutely no difference.<br>
>><br>
>><br>
>> First increase MAX_CPUS in src/mainboard/tyan/2912/Kconfig from 4 to 12.<br>
>><br>
>> If that alone does not work, try change SERIAL_CPU_INIT=yes in same<br>
>> file. Additionally in menuconfig under consoles, try with<br>
>> SQUELCH_EARLY_SMP=no.<br>
>><br>
>> Last two changes should not be required, just something to try as they<br>
>> will slow down the boot sequence and give more output on serial console.<br>
>><br>
>> Remember that after modifying any Kconfig file, you need a clean build:<br>
>>   make clean && make oldconfig && make<br>
>><br>
>><br>
>> Regards,<br>
>>   Kyösti<br>
>><br>
><br>
><br>
</div></div><span class="HOEnZb"><font color="#888888">> --<br>
> coreboot mailing list: <a href="mailto:coreboot@coreboot.org">coreboot@coreboot.org</a><br>
> <a href="http://www.coreboot.org/mailman/listinfo/coreboot" target="_blank">http://www.coreboot.org/mailman/listinfo/coreboot</a><br>
<br>
<br>
<br>
--<br>
<a href="http://se-eng.com" target="_blank">http://se-eng.com</a><br>
</font></span></blockquote></div><br></div>