<div dir="ltr"><div>Hello Alex,</div><div><br></div><div>It is awhile... Opportunity just did struck (suddenly/plotzlich), so I am back!</div><div><br></div>While lurking around in Coreboot, trying to solve some "Mystery of digital Orga.ni.sms", I ran into very interesting file:<div>./src/include/console/post_codes.h<br><div><br></div><div><div style="font-size:12.8px">Coreboot tree I am using: [zoran@localhost coreboot-09.06.2016]$ git describe<CR></div><div style="font-size:12.8px">4.4-455-g538b324</div></div><div style="font-size:12.8px"><br></div><div style="font-size:12.8px">Maybe, it is worth looking into it. You tell us?</div><div style="font-size:12.8px"><br></div><div style="font-size:12.8px">Zoran</div></div></div><div class="gmail_extra"><br><div class="gmail_quote">On Tue, May 3, 2016 at 10:28 AM, Alexander Böcken <span dir="ltr"><<a href="mailto:Alexander.Boecken@junger-audio.com" target="_blank">Alexander.Boecken@junger-audio.com</a>></span> wrote:<br><blockquote class="gmail_quote" style="margin:0 0 0 .8ex;border-left:1px #ccc solid;padding-left:1ex">Hello Zoran,<br>
<br>
again, thanks for your clues to this problem. I don't think post code 0x52 is about memory configuration. The post code appears when I call TempRamInit which is supposed to enable Cache-as-RAM. Real memory is initialized at a later call to FspMemoryInit. coreboot supplies the location of the microcode and a cachable region to TempRamInit. Additionally, there are some settings that can be applied to the FSP image with Intel's Binary Configuration Tool. I don't know if these are used during TempRamInit, but I'll try and fiddle around with them.<br>
<br>
I agree, it would be helpful to have a list of post codes that can be output by FSP. Otherwise it's all speculation as what is wrong.<br>
<br>
Regards,<br>
Alex<br>
</blockquote></div><br></div>