<div dir="ltr"><span style="font-family:calibri,sans-serif;font-size:14.6667px">> I didn’t see that the D_LCK bit was set anywhere so does that mean I can potentially let SeaBIOS install an SMI handler? </span><br><div><span style="font-family:calibri,sans-serif;font-size:14.6667px"><br></span></div><div><span style="font-family:calibri,sans-serif;font-size:14.6667px">Isn't it that D_LCK belongs to the following PCIe root hub configuration space register: </span><font face="calibri, sans-serif"><span style="font-size:14.6667px">0:0.0 0x9c (32bit)? Where the following is the lowest byte structure:</span></font></div><div><font face="calibri, sans-serif"><span style="font-size:14.6667px">bit 7 -> Reserved</span></font></div><div><font face="calibri, sans-serif"><span style="font-size:14.6667px">bit 6 -> D_OPEN</span></font></div><div><font face="calibri, sans-serif"><span style="font-size:14.6667px">bit 5 -> D_CLS</span></font></div><div><font face="calibri, sans-serif"><span style="font-size:14.6667px">bit 4 -> D_LCK</span></font></div><div><font face="calibri, sans-serif"><span style="font-size:14.6667px">bit 3 -> Enable</span></font></div><div><font face="calibri, sans-serif"><span style="font-size:14.6667px">[bits (0..2) are reserved (0s)]</span></font></div><div><font face="calibri, sans-serif"><span style="font-size:14.6667px"><br></span></font></div><div><font face="calibri, sans-serif"><span style="font-size:14.6667px">When I do the following on my HSW i5-4300: setpci -s 0:0.0 0x9c.l => 0xFFFFFFFF ???</span></font></div><div><font face="calibri, sans-serif"><span style="font-size:14.6667px"><br></span></font></div><div><font face="calibri, sans-serif"><span style="font-size:14.6667px">Any explanation? York?</span></font></div><div><font face="calibri, sans-serif"><span style="font-size:14.6667px"><br></span></font></div><div><font face="calibri, sans-serif"><span style="font-size:14.6667px">Thank you,</span></font></div><div><font face="calibri, sans-serif"><span style="font-size:14.6667px">Zoran</span></font></div></div><div class="gmail_extra"><br><div class="gmail_quote">On Fri, Sep 23, 2016 at 1:27 AM, Watzlavick, Robert L <span dir="ltr"><<a href="mailto:robert.l.watzlavick@lmco.com" target="_blank">robert.l.watzlavick@lmco.com</a>></span> wrote:<br><blockquote class="gmail_quote" style="margin:0 0 0 .8ex;border-left:1px #ccc solid;padding-left:1ex">





<div lang="EN-US" link="#0563C1" vlink="#954F72">
<div>
<p class="MsoNormal">I want to experiment with an SMI handler on the Camelback Mountain CRB (Xeon D-1500) but it appears that the fsp_broadwell_de changes removed SMM support.  I’m browsing the coreboot-4.4 release.  Was there a reason it was removed?  It shows
 up in the soc/intel/Broadwell area so I suppose I could port over the original code.  I didn’t see that the D_LCK bit was set anywhere so does that mean I can potentially let SeaBIOS install an SMI handler?  Or is it set in the FSP?  I also noticed the mainline
 has some new code under coreboot/src/soc/intel/sch but I’m not sure which processors that is for.<u></u><u></u></p>
<p class="MsoNormal"><u></u> <u></u></p>
<p class="MsoNormal">Thanks,<u></u><u></u></p>
<p class="MsoNormal">-Bob<u></u><u></u></p>
</div>
</div>

<br>--<br>
coreboot mailing list: <a href="mailto:coreboot@coreboot.org">coreboot@coreboot.org</a><br>
<a href="https://www.coreboot.org/mailman/listinfo/coreboot" rel="noreferrer" target="_blank">https://www.coreboot.org/<wbr>mailman/listinfo/coreboot</a><br></blockquote></div><br></div>