<div dir="ltr"><br><div class="gmail_extra"><br><div class="gmail_quote">On Thu, Jan 12, 2017 at 9:15 AM, Zheng Bao <span dir="ltr"><<a href="mailto:fishbaoz@hotmail.com" target="_blank">fishbaoz@hotmail.com</a>></span> wrote:<br><blockquote class="gmail_quote" style="margin:0px 0px 0px 0.8ex;border-left:1px solid rgb(204,204,204);padding-left:1ex">




<div dir="ltr">
<div id="gmail-m_-5599221532127256797m_4574879619213616648divtagdefaultwrapper" style="font-size:12pt;color:rgb(0,0,0);font-family:calibri,arial,helvetica,sans-serif" dir="ltr">
<p></p>
<div>
<p class="MsoNormal"><span lang="EN-US">Our VPX design uses separate reference clock source, which is Si52111-B5 (No spread), instead of common ref clock from CPU.</span></p>
<p class="MsoNormal"><span lang="EN-US">Now The system is unstable. Reading PCIE configuration space is unstable too. (If we add some fly wire to make it work with common ref clock, the system becomes stable.)</span></p>
<p class="MsoNormal"><span lang="EN-US"></span></p></div></div></div></blockquote><div><br></div><div>Can you send lspci -xxxx output from this stable common-ref-clock config?<br><br></div><blockquote class="gmail_quote" style="margin:0px 0px 0px 0.8ex;border-left:1px solid rgb(204,204,204);padding-left:1ex"><div dir="ltr"><div id="gmail-m_-5599221532127256797m_4574879619213616648divtagdefaultwrapper" style="font-size:12pt;color:rgb(0,0,0);font-family:calibri,arial,helvetica,sans-serif" dir="ltr"><div><p class="MsoNormal"><span lang="EN-US"> </span></p>
<p class="MsoNormal"><span lang="EN-US"></span></p>
<div>(abstracted from PCIe spec: 12 Slot Clock Configuration – This bit indicates that the<br>
component uses the same physical reference clock that the<br>
platform provides on the connector. If the device uses an<br>
independent clock irrespective of the presence of a reference<br>
clock on the connector, this bit must be clear.<br>
For a multi-Function device, each Function must report the<br>
same value for this bit.)</div>
<br>

<p></p>
<p class="MsoNormal"><span lang="EN-US">Based on my understanding, the BIOS need to read bit "Slot Clock Configurationclear" to see if</span></p>
<p class="MsoNormal"><span lang="EN-US">separate ref clock is used.  BIOS then write bit "Common Clock Configuration".</span></p>
<p class="MsoNormal"><span lang="EN-US"> </span></p>
<p class="MsoNormal"><span lang="EN-US">On our board, the bit "Slot Clock Configuration" is always 1, which I assume should be 0.</span></p>
<p class="MsoNormal"><span lang="EN-US"> </span></p>
<p class="MsoNormal"><span lang="EN-US">My question is, how the hardware affect the bit "Slot Clock Configuration"? How do we need to design our board to make the bit "Slot Clock Configuration" be 0?
</span></p>
</div></div></div></blockquote><div><br></div><div>Speculating below that some AMD SoC is involved in your design.<br><br></div><div>Making that bit appear as 0 is silicon specific, for You it should be possible to ask other AMD engineers directly the conditions when PCIe root ports will have this bit set as 0.<br></div><div><br></div><div>NDA'd docs from AMD that are within my reach do not have clear specs on PCIe refclock AC characteristics when running in internal clocking mode. Since <span lang="EN-US">PCIe separate refclock architecture has more strict requirements for clock jitter, AMD SoC's might fail there unless you are bootstrapping them to external reference clock mode.<br></span></div><div><br></div><div>Regards,<br></div><div>Kyösti Mälkki<br><br></div></div></div></div>