<div dir="ltr"><span style="font-size:12.8px">> Quantify data retention of unpowered memory.</span><div><span style="font-size:12.8px"><br></span></div><div><span style="font-size:12.8px">Let us asses/investigate what is the technology of C (capacitor) in the <a href="https://upload.wikimedia.org/wikipedia/commons/b/bd/DRAM_Cell_Structure_%28Model_of_Single_Circuit_Cell%29.PNG">presented diagram</a> in my previous email!</span></div><div><span style="font-size:12.8px"><br></span></div><div><span style="font-family:sans-serif;font-size:14px">The capacitor in the stacked capacitor scheme is constructed above the surface of the substrate. The capacitor is constructed from an <b><i><u><font color="#ff0000">oxide-nitride-oxide (ONO) dielectric sandwiched in between two layers of polysilicon plates</font></u></i></b> (the top plate is shared by all DRAM cells in an IC), and its shape can be a rectangle, a cylinder, or some other more complex shape. There are two basic variations of the stacked capacitor, based on its location relative to the bitline—capacitor-over-bitline (COB) and capacitor-under-bitline (CUB). In a former variation, the capacitor is underneath the bitline, which is usually made of metal, and the bitline has a polysilicon contact that extends downwards to connect it to the access transistor's source terminal.</span><span style="font-size:12.8px"><br></span></div><div><span style="font-size:12.8px"><br></span><div><span style="font-size:12.8px">Well, let us search more (on the ONO - Oxide-Nitride-Oxide dielectric material):</span></div><div><span style="font-size:12.8px"><br></span></div><div><span style="font-size:12.8px"><b><i><u><font color="#ff0000"> </font></u></i></b></span><span style="font-family:sans-serif;font-size:15px"><b><i><u><font color="#ff0000">The commonly used technology for non-volatile Flash memory application consists of a stacked-gate transistor with dual gates. The Oxide-Nitride-Oxide (ONO) stacks constitute the inter-poly dielectric layer between those gates.</font></u></i></b><font color="#333333"> These top and bottom polycrystalline silicon plates are also known as the control gate (CG) and the floating gate (FG) respectively. During read and write operation of a flash memory device, a high electrical bias needs to be applied through the control gate in order for electrons to be tunneled through the thin tunnel oxide towards the floating gate which is surrounded by dielectric material.</font></span><span style="font-size:12.8px"><br></span></div><div><span style="font-size:12.8px"><br></span></div><div><span style="font-size:12.8px">Although the same material is used in DRAMs and FLASHes (as in one case for dielectric in Cs, in other channel material for the FETs with dual gates), the design of DRAMs and FLASHes are essentially very different, as I see. It seems to me that in case of C, ONO is dielectric which holds the capacitor charge, and leaks it through dielectric, in the case of dual gate FETs we have here The Tunnel Effect, which captures some number of free electrons inside the ONO.</span><br></div><div><span style="font-size:12.8px"><br></span></div><div><span style="font-size:12.8px">Well... I am also curious (as you, Peter), what will be the retention time, but, as a difference to you, I think that after maximum of 7.8us x 2 some bits (maybe 5% of them, even less, but certainly more than 0.1%) will be corrupted.</span></div><div><span style="font-size:12.8px"><br></span></div><div><span style="font-size:12.8px">Now, after the quick analysis/assessment I made, now I understand why all the DRAM companies are trying to pack future DDRs as FLASHes. Never came to me before to investigate this... But there is always the first time (courtesy of Mr, Chilingirian, Massachusetts Institute of Technology). ;-)</span></div><div><span style="font-size:12.8px"><br></span></div><div><span style="font-size:12.8px">Zoran</span></div><div>_______</div></div><div class="gmail_extra"><br><div class="gmail_quote">On Fri, Mar 24, 2017 at 12:19 PM, Peter Stuge <span dir="ltr"><<a href="mailto:peter@stuge.se" target="_blank">peter@stuge.se</a>></span> wrote:<br><blockquote class="gmail_quote" style="margin:0px 0px 0px 0.8ex;border-left:1px solid rgb(204,204,204);padding-left:1ex"><span class="gmail-">Zoran Stojsavljevic wrote:<br>
> I am not sure what are you really trying to do,<br>
<br>
</span>Quantify data retention of unpowered memory.<br>
<span class="gmail-"><br>
<br>
> and, mostly WHY you are trying to do what you are trying to do?!<br>
<br>
</span>To challenge the assumption that data is lost without power.<br>
<br>
It is an interesting area of research because that assumption - or<br>
simplification - is so widespread, although not at all correct.<br>
<span class="gmail-HOEnZb"><font color="#888888"><br>
<br>
//Peter<br>
</font></span><div class="gmail-HOEnZb"><div class="gmail-h5"><br>
--<br>
coreboot mailing list: <a href="mailto:coreboot@coreboot.org">coreboot@coreboot.org</a><br>
<a href="https://www.coreboot.org/mailman/listinfo/coreboot" rel="noreferrer" target="_blank">https://www.coreboot.org/<wbr>mailman/listinfo/coreboot</a><br>
</div></div></blockquote></div><br></div></div>